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SystemVerilog pour conception et vérification

Date de mise à jour :
Identifiant Offre Info : 14_AF_0000115728
Organisme responsable : Advanced Logic Synthesis for Electronics (ouvre dans un nouvel onglet)

Nouvelle recherche

Présentation de la formation

Objectifs

- Maîtriser très rapidement le langage Verilog RTL en se servant des acquis VHDL. - Comprendre les évolutions et les besoins qui ont conduit au Langage SystemVerilog. - Apprendre et maîtriser l'ensemble du langage SystemVerilog hormis la partie objet (classes). - Savoir utiliser efficacement le langage pour la conception RTL et pour la Vérification unitaire. - Évoluer des techniques de tests unitaires vers des méthodes plus sophistiquées permises par les nombreuses extensions du…

- Maîtriser très rapidement le langage Verilog RTL en se servant des acquis VHDL. - Comprendre les évolutions et les besoins qui ont conduit au Langage SystemVerilog. - Apprendre et maîtriser l'ensemble du langage SystemVerilog hormis la partie objet (classes). - Savoir utiliser efficacement le langage pour la conception RTL et pour la Vérification unitaire. - Évoluer des techniques de tests unitaires vers des méthodes plus sophistiquées permises par les nombreuses extensions du langage. - Les responsables de groupes pourront préparer efficacement les transitions méthodologiques.

Programme de la formation

- Fast-track Verilog for VHDL Users enseigne rapidement et efficacement le langage Verilog. - Fundamentals of SystemVerilog for Design apprend à utiliser SystemVerilog pour la conception RTL (synthèse), la vérification unitaire et les modèles comportementaux simples. - SystemVerilog Assertions enseigne la partie du langage qui est dédiée aux différents Layers des Assertions, et permet d'en tirer avantage pour construire des modèles et des règles de vérification. - Module-based…

- Fast-track Verilog for VHDL Users enseigne rapidement et efficacement le langage Verilog. - Fundamentals of SystemVerilog for Design apprend à utiliser SystemVerilog pour la conception RTL (synthèse), la vérification unitaire et les modèles comportementaux simples. - SystemVerilog Assertions enseigne la partie du langage qui est dédiée aux différents Layers des Assertions, et permet d'en tirer avantage pour construire des modèles et des règles de vérification. - Module-based SystemVerilog Verification montre comment utiliser SystemVerilog pour adresser les challenges de la vérification des designs actuels dont la complexité exige des bancs de test et des modèles sophistiqués.

Validation et sanction

Attestation de formation

Type de formation

Non certifiante

Niveau de sortie

Sans niveau spécifique

Durée, rythme, financement

Durée

En centre

28 h

Financement

Conventionnement
Non

Conditions d'accès

Publics visés

  • Demandeur d'emploi
  • Profession libérale
  • Salarié
  • Tout public

Niveau d'entrée

Bac + 3 et 4

Conditions spécifiques et prérequis

Une connaissance préalable sérieuse du langage VHDL est indispensable.

Lieu de réalisation de l'action

Modalités d'enseignement

Formation entièrement en présentielle

Adresse

38b Avenue René Coty
75014 Paris 14e

Responsable : Advanced Logic Synthesis for Electronics

Périodes prévisibles de déroulement des sessions

Début

Fin

Adresse d'inscription
Advanced Logic Synthesis for Electronics
75014 Paris 14e
État du recrutement
Fermé
Modalités
Entrées / Sorties à dates fixes