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Conception Intel FPGAs avec Quartus Prime

Date de mise à jour :
Identifiant Offre Info : 14_AF_0000115651
Organisme responsable : Advanced Logic Synthesis for Electronics (ouvre dans un nouvel onglet)

Nouvelle recherche

Présentation de la formation

Objectifs

Maîtriser le flot de conception des FPGAs Intel et les très nombreux outils intégrés à la suite Intel® Quartus® Prime software ; - fondamentaux de l'Analyse de Timing Techniques plus avancées : - Analyse et Contraintes Timing approfondies avec TimeQuest / Timing Analyzer - indispensables pour tous les projets d'une certaine complexité, notamment ceux qui implémentent des interfaces rapides avec contraintes timings complexes et multiples domaines d'horloges.

Programme de la formation

Quartus Prime (2 x 2 j) : Partie I & Partie II Avancée I. Introduction à Intel® Quartus® Prime software et au flot de conception ; - Les outils de base du flot - Principes fondamentaux de l'Analyse Timing et Introduction aux Contraintes SDC - Modes de Configuration des FPGAs ; - Utilisation avancée de Quartus Prime - Automatisation du flot de Conception ; - Chip Planner - Estimation et Optimisation de Consommation - In-System Memory Contents Editor ; - SignalTap et SignalTap…

Quartus Prime (2 x 2 j) : Partie I & Partie II Avancée I. Introduction à Intel® Quartus® Prime software et au flot de conception ; - Les outils de base du flot - Principes fondamentaux de l'Analyse Timing et Introduction aux Contraintes SDC - Modes de Configuration des FPGAs ; - Utilisation avancée de Quartus Prime - Automatisation du flot de Conception ; - Chip Planner - Estimation et Optimisation de Consommation - In-System Memory Contents Editor ; - SignalTap et SignalTap Avancé II. Intel Timing Analyzer, et les contraintes SDC : Introduction, Présentation des Concepts et de l'Interface Utilisateur - Rapports Timing & Contraintes d'horloges - Contraindre les I/Os, Interfaces Synchrones - Chemins Asynchrones et Exceptions Timing - Optimisation des Timings ; Exceptions Timings - Interfaces Source-Synchrones - SDR - Design avec Feedback externe ; - Utilisation du Tcl : scripting et SDC avancé

Validation et sanction

Attestation de formation

Type de formation

Non certifiante

Niveau de sortie

Sans niveau spécifique

Durée, rythme, financement

Durée

En centre

28 h

Financement

Conventionnement
Non

Conditions d'accès

Publics visés

  • Demandeur d'emploi
  • Profession libérale
  • Salarié
  • Tout public

Niveau d'entrée

Bac + 3 et 4

Conditions spécifiques et prérequis

Connaissances de base solides en électronique numérique et en conception FPGA

Lieu de réalisation de l'action

Modalités d'enseignement

Formation entièrement en présentielle

Adresse

38b Avenue René Coty
75014 Paris 14e

Responsable : Advanced Logic Synthesis for Electronics

Périodes prévisibles de déroulement des sessions

Début

Fin

Adresse d'inscription
Advanced Logic Synthesis for Electronics
75014 Paris 14e
État du recrutement
Ouvert
Modalités
Entrées / Sorties à dates permanentes